डिकपलिंग कैपेसिटर चयन: डाइइलेक्ट्रिक, बायस और दूरी

10 µF कैपेसिटर 10 µF नहीं होता। रेटेड वोल्टेज पर यह उसका आधा हो सकता है, और अपनी स्व-अनुनाद आवृत्ति से ऊपर यह एक इंडक्टर होता है। जो तीन संख्याएँ मायने रखती हैं, वे फ्रंट पेज पर नहीं होतीं।

त्वरित उत्तर

डाइइलेक्ट्रिक: X7R डिकपलिंग के लिए, C0G फ़िल्टर और टाइमिंग के लिए, X5R केवल तब जब बायस कम हो।
DC बायस: 25 V पर एक 10 µF X5R अपनी धारिता का 60–80 % खो सकता है।
स्व-अनुनाद: 100 nF 0402 लगभग 25 MHz पर अनुनादित होता है; उससे ऊपर यह प्रेरक होता है।
दूरी: प्रति mm 1 nH। पाँच मिलीमीटर एक अलग घटक है।

1. डाइलेक्ट्रिक्स आपस में बदले नहीं जा सकते।

क्लास	स्थिरता	उपयोग
C0G / NP0	Excellent, no bias loss	Filters, oscillators, timing
X7R	±15 % over temperature	General decoupling
X5R	±15 %, worse bias	Bulk where space is tight
Y5V	−80 % over temperature	Avoid for anything critical

C0G और Y5V में समान नाममात्र मान सर्किट में पाँच गुना तक भिन्न हो सकता है। कीमत का अंतर छोटा है, लेकिन डिज़ाइन पर इसका प्रभाव छोटा नहीं है।

स्थिति	नाममात्र	परिपथ में (अनुमानित)
10 µF X5R 25 V at 12 V	10 µF	4–5 µF
10 µF X7R 16 V at 12 V	10 µF	5–6 µF
10 µF C0G 25 V at 12 V	10 µF	10 µF (larger case)

2. DC बायस: छिपी हुई डीरेटिंग

Effective capacitance versus DC bias for C0G, X7R and X5R — चित्र 1 — उदाहरणात्मक: X5R और X7R बायस के साथ धारिता खो देते हैं; C0G में ऐसा नहीं होता।

यह सबसे आम कारण है कि कागज़ पर उदार दिखने वाला डिकपलिंग नेटवर्क परिपथ में सीमांत होता है। 12 V पर 10 µF X5R 25 V घटक 4 µF माप सकता है; 12 V पर 10 µF X7R 16 V घटक 5 µF माप सकता है। डेटाशीट मान 0 V पर मापा जाता है।

व्यावहारिक परिणाम: संधारित्र की रेटिंग के 50 % के भीतर किसी रेल के लिए, नाममात्र मान का 50 % मानें, जब तक विक्रेता बायस वक्र प्रकाशित न करे। C0G के लिए, नाममात्र मान का उपयोग करें।

3. स्व-अनुनाद के ऊपर यह एक प्रेरक होता है

Impedance versus frequency for 1 uF, 100 nF and 10 nF capacitors — चित्र 2 — प्रत्येक कैपेसिटर की अपने SRF पर न्यूनतम प्रतिबाधा होती है; उसके ऊपर ESL प्रभावी होता है।

SRF = 1 / (2 pi sqrt(L x C))

100 nF, 0.4 nH (0402): 25 MHz
1 uF,   0.8 nH:        5.6 MHz
10 nF,  0.8 nH:        56 MHz

SRF के नीचे प्रतिबाधा आवृत्ति के साथ घटती है; उसके ऊपर ESL प्रतिबाधा निर्धारित करता है और वह बढ़ती है। इसी कारण 1 µF पार्ट उच्च आवृत्ति पर 100 nF पार्ट की जगह नहीं ले सकता, और इसी कारण छोटा कैपेसिटर पिन के सबसे निकट होना चाहिए।

समानांतर में दो कैपेसिटर सीधे तौर पर योग नहीं करते: उनकी स्व-अनुनाद आवृत्तियों के बीच जोड़ी स्थानीय प्रतिबाधा वृद्धि (anti-resonance) दिखा सकती है, इसीलिए पिन के पास एक छोटा C0G और निकट में एक बड़ा X7R दो समान पार्ट्स की तुलना में बेहतर जोड़ी है। सटीक आकार ESR पर निर्भर करता है, जो शिखर को अवमंदित करता है।

Impedance of the same 100 nF value in 0402 and 1206 packages — चित्र 3 — समान मान, भिन्न पैकेज: बड़े केस में अधिक ESL और कम SRF होता है।

4. दूरी ही इंडक्टेंस है

Voltage transient versus capacitor distance from the IC pin — चित्र 4 — उदाहरण: 1 nH/mm पर 1 ns में 0.5 A का स्टेप। पाँच मिलीमीटर 0.5 V है।

कैपेसिटर वह करंट देता है जिस पर रेगुलेटर प्रतिक्रिया नहीं दे सकता, और उनके बीच का ट्रेस उस सप्लाई के साथ श्रेणी में एक इंडक्टर है। नियम है: प्लेसमेंट पहले, वैल्यू दूसरे: हाई-फ़्रीक्वेंसी ट्रांज़िएंट्स के लिए पिन पर 100 nF बोर्ड के दूर वाले सिरे पर 10 µF से बेहतर है।

वाया दूरी का हिस्सा हैं। ग्राउंड प्लेन तक एक अकेला वाया लगभग 0.5–1 nH जोड़ता है; दो समांतर वाया उसे आधा कर देते हैं। हाई-करंट रेल के लिए, प्लेन के माध्यम से रिटर्न पाथ कैपेसिटर वैल्यू जितना ही महत्वपूर्ण है।

5. भूमिका के आधार पर चुनें

Four capacitor roles: bulk, local decoupling, high frequency, analog reference — चित्र 5 — चार काम, चार अलग-अलग घटक। एक ही वैल्यू चारों काम नहीं कर सकती।

भूमिका	प्रारूपिक	गलती
Bulk input	10–100 µF, low ESR	Using a tiny case for a large value
Local decoupling	100 nF, 0402/0603	Placed 10 mm away
High frequency	10–100 nF, C0G	Using X5R for a filter
Analog reference	1–10 µF, low leakage	High-leakage electrolytic

स्विचिंग कन्वर्टर्स के लिए, इनपुट कैपेसिटर रिपल करंट भी वहन करता है; देखेंबक लेआउट गाइडउस गणना के लिए। SPI और I²C पक्ष के लिए,फ्लैश लेआउट गाइडएक अलग आवृत्ति पर समान स्थापन तर्क दिखाता है।

5b. एक व्यावहारिक डिफ़ॉल्ट

रेल	डिफ़ॉल्ट नेटवर्क
3.3 V logic, low current	100 nF per pin, 10 µF per rail
5 V logic, mixed loads	100 nF per pin, 22 µF per rail
Switching converter input	10 µF ceramic close, plus bulk
Analog reference	1 µF C0G or low-leakage, close

6. जाँच-सूची

डाइइलेक्ट्रिक का चयन भूमिका के आधार पर करें, मूल्य के आधार पर नहीं।
कार्यशील वोल्टेज पर DC-bias वक्र जाँचें।
जिन आवृत्तियों को आपको डिकपल करना है, उनके विरुद्ध SRF जाँचें।
सबसे छोटे कैपेसिटर को पिन के सबसे निकट रखें।
ग्राउंड प्लेन में वाया जोड़ें, प्रति कैपेसिटर कम से कम एक।
बड़े मानों के लिए, रिपल करंट और केस साइज़ जाँचें।

7. अक्सर पूछे जाने वाले प्रश्न

क्या बड़ा कैपेसिटर हमेशा बेहतर होता है?

नहीं। बड़े मानों में अधिक ESL और कम SRF होता है, और उच्च आवृत्ति पर ये छोटे कैपेसिटर का विकल्प नहीं हैं।

मेरा 10 µF 4 µF क्यों मापता है?

DC बायस। Class II सिरेमिक्स में वोल्टेज रेटिंग के करीब जाने पर कैपेसिटेंस कम हो जाती है। C0G में ऐसा नहीं होता।

क्या मैं हर काम के लिए एक ही कैपेसिटर उपयोग कर सकता हूँ?

ठीक से नहीं। बल्क, लोकल और उच्च-आवृत्ति भूमिकाओं की आवश्यकताएँ अलग-अलग होती हैं।

क्या कैपेसिटर एजिंग मायने रखती है?

क्लास II सिरेमिक्स के लिए, कैपेसिटेंस समय के साथ धीरे-धीरे ड्रिफ्ट होती है और सोल्डरिंग हीट से बहाल हो जाती है। सटीक टाइमिंग के लिए, C0G का उपयोग करें।

कितना करीब होना पर्याप्त है?

स्थानीय डिकपलिंग कैपेसिटर के लिए कुछ मिलीमीटर के भीतर, प्लेन तक छोटे रिटर्न के साथ। संदेह हो तो इसे और करीब ले जाएँ।

क्या मुझे हर पावर पिन पर कैपेसिटर की आवश्यकता है?

आमतौर पर हाँ, प्रति पिन एक छोटा कैपेसिटर, साथ ही रेल द्वारा साझा किया जाने वाला बल्क कैपेसिटर।

8. स्रोत

निर्माता सिरेमिक कैपेसिटर डेटाशीट्स — DC-बायस वक्र, तापमान गुणांक, ESR/ESL।
डिकपलिंग और PDN डिज़ाइन पर एप्लिकेशन नोट्स (TI, Analog Devices, Murata, TDK)।
पैकेज और माउंटिंग संदर्भ के लिए JEDEC/IPC कंपोनेंट और असेंबली मानक।

डिकपलिंग कैपेसिटर कैसे चुनें?

रेल वोल्टेज, नॉइज़ फ़्रीक्वेंसी और पैकेज भेजें। हम एक डाइलेक्ट्रिक और एक प्लेसमेंट सुझाएँगे जो वास्तव में काम करेगा।

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